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VHDLで電卓?

1 :さうらいのプログラマー:2000/12/10(日) 14:40
VHDALで電卓を作ろうと思ってます。
10進表示にしたいのですがどうしても
16進にしかなりません。
誰か教えて教えてくれませんか??

2 :名無しさん@お腹いっぱい。:2000/12/10(日) 23:41
名前が「さうらい」って(w
しかもVHDALとは。
どうせ学生で、実習か何かの単位が絡んでんだろ?
こんなトホホな奴には教えてやらん。

しかもハード屋さんは、ココにはあんまり居ないよ。


3 :名無しさん@お腹いっぱい。:2000/12/10(日) 23:43
質問の意味が全然分からん。

ひょっとして、演算結果が16進になる(例: 10 + 01 = 11 ...じゃなくて 0A)ってことを
逝ってるのか。
値をBCDとして保持しながら演算したければ、加算後、減算後に10進補正をしなければな
らないのだよ。
Z80や8086にある、DAA(Decimal Adjust after Addition)などが、どうやって実装されて
いるかしらべてごらん、とても小さな回路で実装できるはずだから。

# HDLの質問は珍しいので、どうか「くだらんスレ立てんな」とか「--- 終了 ---」とか
# 逝わんといてやってください。
# 誰か「VHDLなら俺にきけ」とかやってくれないかなー。


4 ::2000/12/11(月) 00:18
やってもいいけど、ここはソフト屋さんばっかりだから、肩身狭いよ。
それに3の言う通り。
そんなことじゃ仕様を展開できないしデバッグ出来ないよーん。
1よ、コードを書くんだ。
DesignCompilerの dc_shell scriptも書いてやるぞ。


5 :3:2000/12/11(月) 01:14
> やってもいいけど、ここはソフト屋さんばっかりだから、肩身狭いよ。

うーん、そういうんなのか…。さびしいのう。
ほかに、ひそかにASICやってる人居ませんか?
とりあえず二人と…


6 ::2000/12/12(火) 00:13
2chだから気楽に age。

3は、VHDL派? それともVerilog派?
オイラは Verilog派かな。VHDLは勉強中。
慣れを差し引いても、記述の多さと構文の柔軟性から Verilogの方が好きだな。


7 :名無しさん@お腹いっぱい。:2000/12/12(火) 01:02
abelじゃ駄目?(ワラ 俺、これしか知らん。
石の設計は昔にやったっきりだ・・。あのころは論理記号を
ばしばしCADで置いていたものだが・・。
今はすっかりソフト屋。


8 :3:2000/12/13(水) 14:46
わしもage

>6
自分は、以前はVerilogが大好きでしたが、VHDLをやるようになってから怠け癖がついて
注意力散漫になり(シミュレータがより厳密にエラーをチェックしてくれるので)、いつ
のまにかVerilogには戻れない、と思うようになりました。

しかし、VHDLのテストベンチの作りにくさは何とかならないものか?

Verilogのときには階層をまたいだ信号アクセスや$displayを駆使して豪華絢爛なテスト
ベンチを書いていましたが、今は、仕方ないので、信号をダンプして、あとからPerlで
処理してます(笑)。

>7
ableは使ったことないけれど、VerilogやVHDLの合成ツールがまともな回路を生成できな
いといわれていた頃、よい回路ができるといって、一世を風靡してましたね。当時、よく
三上廉司氏や小林芳直氏の無料セミナをききにいってました。

そういえばふと思い出したが、パルテノンって、あったな…。


9 :ななし:2000/12/23(土) 00:51
オレもage

>>5
> ほかに、ひそかにASICやってる人居ませんか?
> とりあえず二人と…
VC++プログラマでしたが、今度ハードの仕事を始める予定なのでよろしく〜

しかし、HDL関係のメーリングリストはないし情報源は乏しいですね。
開発ツールの基本的な使い方がわかるまでかなり四苦八苦してます。
fpga-mlもほとんど何も流れないし。
# vcpp(VisualC++ML)はかなり流量があるのに...
どこかに「できるVHDL」という感じの本ないですかね。
(日本語)資料はVerilogHDLの方が多そうですが、世間はVHDLが主流のようですね。

あと、ASIC作成は4000万円ぐらいという話を聞いていますが、
どこに頼んでいますか?


10 :9:2000/12/23(土) 00:59
>>4
> やってもいいけど、ここはソフト屋さんばっかりだから、肩身狭いよ。
PICやAVRで遊んでる人とかは2chにはいないのかな・・・


11 :名無しさん@お腹いっぱい。:2000/12/23(土) 01:13
>>9
> どこかに「できるVHDL」という感じの本ないですかね。

いわゆる受験対策的な予備校のようなもの ・・・ Synopsys社トレーニング 10万円/2日間
赤本のようなもの            ・・・長谷川なんとかって人の本(2〜3000円)
論理合成するなら            ・・・VHDL Compiler リファレンスマニュアル(1千万円のツールのマニュアル)


12 :7:2000/12/23(土) 01:40
PICやAVRならやってる人多いんじゃない? あと、H8もかな。
以前に母校の大学の研究室に遊びに行ったら、講義にPICの使い
方の授業もあったしね。

俺が石やってたときはフルカスタムだったんだよね・・。
先輩は液晶ドライバの設計やってて、アナログ特性でハマってたわ。
負荷特性や温度特性がちゃんと目的の値が出なくて。


13 :名無しさん@お腹いっぱい。:2000/12/23(土) 02:12
私は、レイアウト屋さんです。
ASICのデザインセンターに勤めてます。
つーことで3人目かな?

14 :デフォルトの名無しさん:2000/12/23(土) 15:30
では、ここは以後
 「ひっそりとVHDL」つー事で

15 :3:2000/12/24(日) 00:47
おお、LSIをやってる方、ちらほらいらっしゃるのですね。

ところで、

> どこかに「できるVHDL」という感じの本ないですかね。

「VHDL秘伝の書」ではないけれど、コーディング・ガイドラインなどを述べている本の日本語版が
出たようです。

 http://www.maruzen.co.jp/home/pub/search/mokuroku/book_data/ISBN4-621-04784-1.html

…しかし、日本語の情報源は、ほんとに少ないですねぇ。私も、11さんの言うように、
見れる立場にあれば、Design Compilerのマニュアルを読むのがいちばんいいと思う。


16 :2=11:2000/12/24(日) 02:59
RTLをコーディングするだけなら、webで検索する程度ですむと思う。
ようは、順序回路の記述さえ分かれば良いのだから。
当然、組み合わせ回路の記述もある程度知っておく必要があるが、
論理演算子で組めるし(設計者がある程度合成結果を予測しやすいし)。
自由な記述(合成ツールに依存した記述)は、論理合成→P&Rといった、
バックエンド・フローに行くにつれて高いツケを払う可能性がある(少なくても現状の経験では)。
そうはいっても、case文を使わずにFSMを記述したら、デバッグするのがイヤになる。
問題は、RTLそのものでは無くて、機能検証だと思う。
最近は検証言語なるものが出てきて、必ずしもVHDLだけでテストベンチを設計する
必要も無くなってきているが。

17 :名無しさん@お腹いっぱい。:2000/12/24(日) 03:17
つづき。
VHDLが求められているもの。それは単純明快なRTLである。
RTLとは、Register Transfer Level、すなわち期待通りの合成結果が得られなければならない。
VHDLは難しくない。難しいのは、機能検証と論理合成だ。

そうそう、CQ出版の Design Wave Magazine(月刊雑誌)は導入には向いていると思う。
URLは忘れた。

18 :3:2000/12/25(月) 23:54
RTLとは、期待どおりにレジスタが推定されるレベル、という言い方はよくするけれど、

> すなわち期待通りの合成結果が得られなければならない。

は至言。さっそく私も日頃の会話の中で使わせて頂きます。


19 :2:2000/12/26(火) 01:04
>>16,17
やや真意が伝わりにくいことを書いていた。
言いたかったことは、VHDLそのもののコーディング規約は難しくないということ。
そして、HDL記述しやすいレベルへ仕様を展開できれば、の条件つき。
(言いかえれば、仕様を展開することが非常に重要&難しい)

私は、やや高圧的な発言を書いているが、その理由として、
1つは2chだから。もう1つはこの意見に反論してくる人を待っていたのだが。。。
やっぱりハード人口は少ないのだろうか?

20 :がくせいさん:2000/12/26(火) 02:38
学生です。とある研究室でVHDLとお付き合いしてます。
design compilerいじってます(大した論理合成はやってませんが)

VHDLは各レベルを同時に記述できるので,
各ツールの交換用のHDLとして利用できるようになるといいのかなと,
勝手に考えています.

最近,SpecC, SystemC, HardwareCのようなC言語もどきのハードウェア記述言語
(システム記述言語?)がはやりつつあるみたいなので,細かい部分を除くと,
こういったより「ソフトウェア」よりの記述言語にシフトしていくのかなと,
夢想する日々です。

21 :名無しさん@お腹いっぱい。:2000/12/26(火) 19:43
SpecCは、仕様を記述するための言語、HDLでは無い。
HDLを置き換えることにはならないでしょう。
ただ、上流工程はSpecCで実際に行われている例もあるらしい。


22 :2:2000/12/27(水) 00:51
SpecCは、C(C++もOK?)に変な規約をごちゃ混ぜにしたイメージがある。そしてトップダウン的。
SystemCは、C/C++の拡張言語といったイメージがある。そしてボトムアップ的。
どちらも話を聞いてるだけなので間違っているかもしれないが、C言語もどきというよりは
Cプラスα(CにHDL向けの皮を被せたもの)という印象を持っている。
SystemCは、Synopsysが中心なので、如何にHDLへ落とすかを考えているのではないだろうか。
ソフトウェア寄り、すなわち抽象的表現ですね。(機械語->アセンブラ->Cと同等でしょう)
このあたりは自信が無いので、議論したい(情報を得たい)が、2chでそこまでする気ない。
VHDL版だし。
日経エレクトロニクスのサイトを覗けば、概念的なことは色々書いてある。

23 :21:2000/12/27(水) 04:39
SpecCは、使ったことは無いのだが、
軽く見た感じだと、moduleの外から見た振る舞いを
記述できる仕様記述言語。
すなわち、あるmoduleの端子がどういったもので、
moduleの動作は、どういったものかを定義している。
つまり、SpecCで、全体構成を定義して、それにしたがって
各moduleをHDLで記述していくという感じになるはず。
ただ、SpecCも低レベルの記述が可能になるように拡張
されていく模様である。

私の感じたところだと、プログラムにおいてUMLの果たす役割
をSpecCは果たしているようだ。

次にSystem-Cなのであるが、これは現在提供されているものは
g++ + synopsysの提供するクラスライブラリ
である。
クラスライブラリのソースを読んだが、主に2つの構成要素に
よってなっている。
一つは独自変数sc_bitやsc_int。
C言語では、Verilog-HDLのような変数が提供されていない
ため、bit演算が苦手である。
そのため、
class sc_bit{
operator +
operator &
}
こんな感じにして、変数を定義している。

もう一つはクロックに同期して実行するためにライブラリ。
C言語だと、クロックに同期してメソッドを実行するというのは
記述するのが面倒なので、このようなものが提供されている。
普通のC言語は、sequentialに実行されるが、回路は並列に
動作するので、そのためのクラスライブラリが必要となる。

で、まとめると、現在提供されているSysyem-Cというのは、
C++言語に独自変数を追加して、並列動作が記述できるように拡張
したものである。

現段階において、System-CにしてもVerilog-HDLの置き換えには
ならない。
この程度だったら、C言語にマルチスレッド用ライブラリを組みあわ
せれば記述できないこともない。
現段階では、論理合成を前提とした仕様になっていない。
まぁまだVersionが1.xxなので仕方がないのだが…

Synopsysは何を目指しているのであろうか?
まず、SystemCで記述したあとに、Verilog-HDLへ自動変換。
その後、人間の手を加えたあと論理合成というのを目指して
いるのか?
それともSystem-Cをいきなり論理合成しようというのか?
そうそう、SystemCをちょっぴり試した感じだと、他のC言語の
プログラムと簡単に組み合わせられるから、回路の外部の動作を
C言語で簡単に記述できる。
その点は楽っぽい。

偉そうな文章ですみません。(2chなので大目にみてください。)
かなり嘘が書いてあると思うので、誰か訂正してください。

24 :21:2000/12/27(水) 04:43
うん、一つ書き忘れた。
現段階のSpecCとSystem-Cは、配線負荷容量を考慮しない
simulationが可能。
これにより、記述が論理的に合っているかを検証できる。

25 :デフォルトの名無しさん:2000/12/29(金) 15:52
>>23
>それともSystem-Cをいきなり論理合成しようというのか?
現状の設計フロー(の一部)は、
(RTL→ゲートlevel) == (ツール + 合成script + 制約条件 + ライブラリ) * N回実行

というように、かなり手間(設備費やスキルも含む)がかかっているが、それでも画期的である。
同様に考えると、(ビヘイビア(?)レベル→RTL) == (ツール + X) が成り立つ。
では、X は何なんだろう? X次第で一気にゲートまで変換することは可能だろう。
しかしSystemC/SpecCの存在意義として早期段階からのHW/SWの協調設計検証
であり、必ずしもゲートまで落とすことでは無いはず。
Synopsysは、当然ツールと X を視野に入れていると思うが、せいぜい10年後かな。


26 :名無し:2000/12/31(日) 15:38
ネットリストからASICを作成してくれる業者を探してますが
どこかありますか?
探し方だけでも教えてくれるとたすかります。

27 :デフォルトの名無しさん:2001/01/03(水) 23:43
http://www.epson.co.jp/device/sales.htm

ここで、ネットリストをASICにしてくれます。


28 :ななし:2001/04/04(水) 10:16
HDL初心者ですが、
Verilogでfunctionからmoduleを呼び出すことはできないのでしょうか?


29 :デフォルトの名無しさん:2001/04/05(木) 00:19
できません。

30 :ななし:2001/04/05(木) 09:33
reg以外の配列や構造体は使えませんか?


31 :デフォルトの名無しさん:2001/04/06(金) 23:38
俺、F○L。(笑)

32 :デフォルトの名無しさん:2001/04/07(土) 20:41
ALTERA社FPGA/CPLDの設計屋(VHDL)。少数派のようで・・・。

 論理合成ツール + 論理シミュレータ + エントリーツール
  + 検証ツール + Max+plusU > わしの車(60回ローン)

宝くじ、当たらないかな〜(w

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